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当天，华为发布半导体“韬（τ）定律”倡导。
2026外洋电路与系统接洽会上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新旅途探索与实施》的主旨演讲中，认真发表了这一定律。这是中国在环球半导体领域初度提议疏浚产业发展的新原则。预测到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
之后，由何庭波签字的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中国科学院科技论文预发布平台，论文精通先容了“韬（τ）定律”。
“韬（τ）定律”是自登纳德缩放定律以来，首个在扫数这个词计议栈斥地长入优化办法的缩放旨趣。该定律不再将晶体管面积，而是将“时分”自己看成工夫跳跃的中枢辩论方针，继承单一特征时分常数τ看成长入优化办法，隐蔽从单个开关晶体管到数据中心使命负载、跨越十二个数目级的扫数这个词计议体系。
论文展示了两个量产级别的考证案例：在移动SoC方面，逻辑折叠工夫在相似器件节点下，达成了晶体管密度55%的阶跃式擢升，以及41%的能效增益；在AI系统方面，由具备内存语义长入总线架构、近封装 Hi-ONE光学I/O，以及edge-to-surface 3D折叠工夫共同组成的协同设想工夫栈，预测到2035年将达成卓绝100倍的硬件集成度增长。
这篇论文不仅自满了华为将来十年的部分芯片发展道路，也指明了多个工夫标的。
混杂键合与TSV
将来十年，逻辑折叠工夫预测将从局部关节旅途折叠，演进为全面、多层级的折叠架构——即在单个封装内集成三层、四层甚而更多有源层堆叠。
这一演进将有赖于两大工夫相沿：一是低温混杂键合工夫，有助于放宽各堆叠层之间的热预算条目；二是TSV（硅通孔）落点下移，从顶层金属层下移至M6金属层，此举可开释卓绝30%高层布线资源。
2026-2035 年，晶体管密度预测将擢升至接近甚而卓绝每普通毫米4亿个晶体管（400 MTr/mm²）。同期，逻辑折叠工夫还将显赫擢升麒麟芯片CPU中枢频率，并为迈向4 GHz甚而更高频率铺平谈路。这一工夫道路图不仅在工夫上可行，在资本层面也具备经济可行性。
3D堆叠
论文指出，3D堆叠的发展将是势必。
“扇出窘境”将导致2.5D扇出型封装膨大才智受阻，而3D堆叠则将措置这一窘境，封装将酿成垂直集成堆栈，内存、互连收集、供电与逻辑电路齐能同步膨大。
其也给出了较为明确的时分线：约略在2030年往日，昇腾超节点家具线（包括2025年的昇腾910C、2026年的昇腾950，以及后续的昇腾990）仍将依赖一系列训诫工夫组合：Chiplet、2.5D扇出，以及基于微凸点（micro-bump）和纪律间距混杂键合的3D堆叠。
2030年掌握，昇腾990将初度把逻辑折叠工夫引入AI加快器领域；自那之后，3D堆叠将成为2035年前α（性能膨大统共）的主要承载形势。沿着这一工夫旅途，到2035年，硬件集成度预测将擢升卓绝100倍，而τ（蔓延/时分常数）的着落将散播在扫数这个词堆栈的各个层级中，而不再只是辘集于器件层面。
从铜互连到光互联
论文提议，在每颗AI芯片400 Gb/s的带宽水平下，铜缆互连仍然是训诫、可靠且易于达成的决策。但当单芯片带宽擢升至数 Tb/s 级别时，铜互连在物理层面将难认为继。
由此，华为半导体开发了高密度光互连节点引擎（High-density Optical-interconnect-Node Engine，Hi-ONE）——一种近封装光引擎。该决策可为每个模块提供8 Tb/s带宽，并通过单条光链路达成与AI芯片UB带宽相匹配的传输才智。它将SerDes（电串行器）所需传输距离从约100厘米裁减至约5厘米，并将传输距离从不及1米膨大至100米，从而使面向散播式、吉瓦级数据中心的高密度互连在物理上真的具备可达成性。
值得防护的是，何庭波在论文终末直言，将来资金应当深嗜τ，而不是只是伴随制程工艺节点——竞争上风不再单纯依赖开端进光刻工艺，从计策地位来说，封装工夫、内存带宽和互联架构设想如今也和先进制程节点同样膺惩。
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